在国家的扶持和资本的推动下 国内芯片企业遍地开花

目前有35项卡脖子技术，光刻机和芯片赫然在列。华为、阿里、百度纷纷推出自研芯片。在国家的扶持和资本的推动下，国内芯片企业遍地开花。一时之间，仿佛所有厂商都宣布要做芯片;大厂都在做，小厂也要做。

然而一场突如其来的疫情打乱了所有人的节奏。疫情之下，芯片产业进展如何?

台积电：疫情问题不大，5nm已经安排，3nm明年量产

虽然疫情打击了整个经济大环境，然而台积电CEO魏哲家却依旧信心十足。他表示，受到5G及高效能运算(HPC)对先机制程的强劲需求，台积电的计划没有受到太大影响，一切都在按部就班的进行中。台积电7nm订单充足。业界估算其累积投资达250-300亿美元，月产能约为100000片，一统7nm江湖，台积电预计其将贡献30%收入。

6nm制程将按照计划于年底实现量产，比7nm加强版多了1层EUV(极紫外光刻)光罩层。

5nm也已准备好下半年进行量产。相比前辈们，5nm制程增加了更多EUV光罩层，下半年开始进入量产，预期收益将占总收入的10%。业界估算其投资达250亿美元，月产能50000片，后续将扩充至70000-80000片。

更重要的是，3nm也完全没有因疫情而延缓的意思。根据gizmochina报道，今年建厂、明年试产，2022年下半年量产。业界估算其投资约为200亿美元。

纵观全球半导体制程玩家，目前仅剩三足鼎立：英特尔、三星和台积电。而其中真正卯着劲在攻坚3nm的，其实只有三星和台积电两家而已。从市场份额来看，台积电暂时领先。

3nm受到重视，2nm任重道远，1nm遥遥无期

业界希望从3nm开始，从当今的finFET晶体管过渡到全能门FET。在2nm甚至更高的制程下，业界正在研究当前和新版本的全能门晶体管。

2nm节点及更高节点的工作进展顺利，但挑战众多，不确定性也越来越高。

3nm和2nm技术已经定于2022年和2024年推出，而1nm及更先进制程工艺仍在研发中，离商用依旧遥远。

为什么从5nm到3nm，以及再往后难度陡增?这里我们要简单回顾一下制程的知识。

以10nm制程为例，是指在芯片中线最小可以做到14nm的尺寸。下图为传统晶体管的结构，为了减少能耗，我们要想办法缩小晶体管尺寸。晶体管的工作原理，通电1断电0，就能实现计算机的运算。Gate端施加电压，电流就会从Drain端到Source端。

缩减元器件之间的距离之后，晶体管之间的电容也会更低，电容低了就能频繁开关而且能耗会变小，芯片才可以在速度更快的同时，做到更加省电，而且缩短距离后，相同的面积上可以放置更多的晶体管。所以芯片厂都在尽可能的降低芯片制程。原子的大小大约为0.1nm，10nm工艺就要保证一条线只有不到100个原子，一个原子出问题，整个产品就报废了，产品的良率会打折扣。

finFET能力探底，新技术散热问题没有解决

晶体管是芯片中的关键构建模块之一，可在设备中提供开关功能。市场预测5nm的命运可能步10nm后尘，成为从6nm到3nm的过渡。

随着芯片转向3nm及更先进的制程，finFET能力已经探底，部分代工厂希望在2022年迁移到称为纳米片FET的下一代晶体管。纳米片FET属于所谓的gate-all-around FET。

纳米片FET是finFET的扩展。它的侧面是finFET，栅极包裹着它。纳米片将出现在3nm处，并可能延伸至2nm甚至1nm。

还有其他gate-all-around类别，例如，Imec正在开发2nm的forksheet FET、Complementary FET (CFET)。

在forksheet FET中，nFET和pFET都集成在同一结构中，具有42nm的接触栅间距(CPP)和16nm的金属间距，允许更紧密的n到p间距并减少面积缩放。

CFET由两个单独的纳米线FET(p型和n型)组成。Imec的董事介绍，CFET通过“折叠”pFET器件上的nFET将电池有效面积减小了两倍，但是散热成了问题。

光刻技术是在芯片上构图微细图形的技术，有助于实现芯片缩放。但是在5nm工艺下，当前的基于光学的193nm光刻扫描仪已经尽力了。

在3nm及以上的工艺中，芯片制造商可能需要一种称为高数值孔径EUV(high-NA EUV)的EUV光刻新技术。芯片商希望这种既复杂又昂贵的技术能够在2023年研制成功。

从原子层蚀刻到新一代分子水平加工

当今的芯片是使用各种原子级处理工具生产的。一种称为原子层沉积(ALD)的技术可一次将材料沉积一层。

原子层蚀刻(ALE)是一项相关技术，可以原子级去除目标材料。ALD和ALE均用于逻辑和存储器。

区域选择沉积是一种先进的自对准构图技术，从理论上讲，选择性沉积可用于在金属上沉积金属，在器件上的电介质上沉积电介质。

目前适用于3nm及以上工艺中的ALD和ALE高级版仍在研发中。

即将出现的另一项技术是分子层蚀刻(MLE)，是有机/无机杂化材料的延伸。对于半导体行业来说，它提供了一种方法来进行各向同性的材料还原，这些材料可以用作光刻的掩模。

计量学也面临一些挑战。如今，芯片制造商使用各种系统(例如CD-SEM，光学CD等)来测量结构。CD-SEM进行自上而下的测量。光学CD系统使用偏振光来表征结构。

但是，基于晶圆厂的CD-SAXS的问题在于X射线源有限且速度慢，这会影响吞吐量，而且成本可能要贵5倍或10倍。

缩放成本昂贵性能优势减少，芯片封装带来希望

IC缩放是推进设计的传统方法，它依赖于缩小每个节点上的不同芯片功能并将它们封装到单片式芯片中。但是对于许多人来说，IC缩放变得太昂贵了，并且每个节点的性能和功耗优势都在减少。

这促使封装厂和铸造厂通过改善设备之间的连接，并提高封装本身的密度来进一步提高已封装设备的速度。

台积电(TSMC)努力将小芯片嵌入在线前端(FEOL)的封装中就是一个很好的例子。代工厂计划将先进的混合键合技术用于所谓的集成芯片系统(SoIC)。

这将比使用硅中介层将芯片连接在一起要快得多。

关键词： 芯片

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